摘要：SK海力士、三星和美光正加速开发16层堆叠（16-Hi）的HBM内存芯片，目标是满足NVIDIA的需求，在2026年第四季度为其顶级AI加速器供货。该技术面临晶圆超薄化（需从50µm减至30µm）、粘合工艺（TC-NCF与MR-MUF）选择以及散热等重大技术挑战。行业蓝图显示，16-Hi将是未来多年的技术节点，下一代HBM5也仅规划至16层，更高层数的堆叠预计要到2035年后的HBM7/HBM8才会实现。
线索：
* 投资机会：若任何一家巨头率先在2026年第四季度前攻克16-Hi HBM的量产难题，将有望赢得NVIDIA顶级AI芯片的独家或主要供应商地位，从而在高速增长的AI内存市场占据显著优势。相关产业链中，先进的晶圆减薄、超薄粘合材料及高效散热解决方案的供应商可能受益。
* 潜在风险：技术路径存在分歧（如三星/美光的TC-NCF与SK海力士的MR-MUF），任何一种工艺若无法满足16-Hi的可靠性与散热要求，可能导致该厂商开发进度滞后或失败。此外，超薄晶圆加工良率低、开发成本极高，若市场需求或NVIDIA产品规划不及预期，巨额研发投入可能无法获得相应回报。
正文：
存储芯片制造商SK海力士、三星和美光正在加快16层堆叠（16-Hi）高带宽内存（HBM）芯片的开发进程。他们的目标是在2026年第四季度开始向NVIDIA供应此类产品，用于NVIDIA的顶级人工智能（AI）加速器。
一位行业人士透露，在12层堆叠的HBM4之后，NVIDIA又提出了对16-Hi产品的供货需求，因此相关公司正在制定非常快速的开发时间表。性能评估最早可能在2026年第三季度之前开始。
目前，16-Hi HBM技术尚未实现商业化，其开发面临多项技术挑战。随着堆叠层数增加，DRAM堆叠的复杂性呈指数级上升。根据JEDEC标准，HBM4封装的总厚度限制在775微米（µm）以内。要在这一有限空间内容纳16层DRAM芯片，意味着单晶圆的厚度必须从目前的约50µm压缩至30µm左右，而如此薄的晶圆在制造过程中极易损坏。
粘合工艺也是技术竞争的关键领域。目前，三星和美光主要采用热压缩非导电薄膜（TC-NCF）技术，而SK海力士则坚持使用批量回流模塑底部填充（MR-MUF）工艺。为了增加堆叠层数，粘合材料的厚度必须缩减到10µm以下。如何在实现极致轻薄化后依然能有效控制散热，是这三家公司必须解决的核心难题。
行业观点将16-Hi HBM视为半导体技术发展的一道分水岭。根据行业技术蓝图，紧随其后的下一代HBM5的堆叠层数规划也仅达到16层。预计到2035年左右的HBM7才会实现20层和24层堆叠，而未来的HBM8技术也将以24层堆叠为限。
发布时间：2025-12-29T13:40:00+00:00
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