摘要
在IEDM 2025大会上，台积电宣布了其在下一代晶体管技术CFET上的关键突破，成功运行了业界首款101级CFET环形振荡器和全球最小的6T SRAM单元。这一进展标志着CFET研发从器件级优化迈向电路级集成，为延续摩尔定律铺平了道路。CFET技术通过垂直堆叠晶体管，理论上可将密度提升近一倍，预计在2030年代实现应用。目前，三星、英特尔等巨头也在积极布局该技术，但其商业化仍面临制造工艺复杂、成本高昂等重大挑战。
线索
投资机会：
1. 技术领导地位巩固： 台积电从单个晶体管（2024年）到复杂电路（2025年）的快速迭代，展示了其强大的研发实力和执行力，有望在未来的半导体技术竞赛中继续保持领先，锁定高端芯片制造市场。
2. 长期增长引擎： CFET是突破1纳米工艺节点的关键技术，一旦商业化，将成为2030年代高性能计算、人工智能等前沿领域的核心驱动力，为台积电带来长期的、高利润的增长空间。
3. 产业链带动效应： CFET的研发和应用将催生对新型EDA工具、特殊材料（如二维沟道材料）和先进制造设备的需求，相关产业链上下游企业存在投资机会。
潜在风险：
1. 商业化周期过长： 2030年代的应用目标意味着投资回报周期非常长，期间可能出现技术路线被颠覆或市场需求变化的风险。
2. 成本与工艺挑战： 台积电自身承认CFET将带来“工艺复杂性和成本增加”的重大挑战。高昂的制造成本可能限制其应用范围，并侵蚀利润率。
3. 激烈的市场竞争： 三星和英特尔在CFET技术上同样投入巨大，并在某些指标（如三星的更小CPP）上展现出竞争力。技术竞赛的最终胜负尚不确定，台积电的领先优势并非绝对。
4. 技术瓶颈未解： 供电、高纵横比制造等根本性技术难题仍有待克服，任何一项瓶颈的突破延迟都可能导致整个商业化进程放缓。
正文
在IEDM 2025大会上，台积电首次证实了采用下一代晶体管技术——互补场效应晶体管（CFET）的集成电路已成功运行。台积电在本届大会上宣布了两项里程碑：首款全功能101级3D单片CFET环形振荡器（RO），以及全球最小的6T SRAM位单元，该位单元同时提供高密度和高电流两种设计。
基于先前的单片CFET工艺架构，台积电研究人员引入了新的集成特性，将栅极间距缩小至48nm以下。在相邻FET之间采用了纳米片切割隔离（NCI）技术，并在6T SRAM位单元内采用对接接触（BCT）互连技术以实现反相器的交叉耦合。这些进展标志着CFET开发从器件级优化迈向了电路级集成的关键转变。
CFET是一种通过垂直堆叠n沟道FET和p沟道FET来提高晶体管密度的技术。理论上，与目前最先进的纳米片FET（NS FET）相比，其晶体管密度可以提高近一倍。然而，其制造难度也随之增加。在去年的IEDM会议上，台积电公布了业界首款48nm间距的CFET反相器原型。
在IEDM 2025上，台积电展示了两种集成电路原型：一种是作为逻辑电路基础的环形振荡器，另一种是作为存储电路基础的SRAM单元。
环形振荡器由一个使能NAND逻辑元件和100个反相器元件组成，形成一个101级环形振荡器，包含800到1000个晶体管。其工作电压范围为0.5V至0.95V，随着电源电压升高，振荡频率增大，波动减小。
SRAM单元采用标准的六晶体管电路配置，分为HD（高密度）型和HC（高电流）型两种原型，均已验证可正常工作。HD型单元的面积比采用相似设计规则的纳米片FET单元小30%。在CFET技术下，HD型单元面积比HC型小20%，但HC型单元的读取电流是HD型的1.7倍。原型HD型SRAM单元的工作电压范围为0.3V至1.0V，在0.75V电压下，读取静态噪声容限（RSNM）为135mV，读取电流为17.5μA，写入容限（WM）为265mV。这些参数尚未完全优化。
CFET技术的实际应用目标时间是2030年代，目前的集成电路原型仍处于初级阶段。
除CFET外，台积电还展示了其他研发进展。在二维沟道材料方面，台积电首次展示了在类似N2技术的堆叠纳米片结构中，单层沟道晶体管的电性能，并开发了一种工作电压为1V的反相器。在互连技术方面，台积电计划为铜互连采用新的过孔方案以降低电阻和电容，并研发新的铜阻挡层。同时，具有气隙的新型金属材料和插层石墨烯也在研发中，以期进一步降低互连延迟。
其他半导体巨头也在跟进CFET技术。英特尔是三家中最早展示CFET的厂商，在2020年IEDM上发布了早期版本。英特尔采用背面供电技术来解决电路布线拥塞问题，其反相器实现了60纳米的接触多晶硅间距（CPP）。
三星展示了更小尺寸的器件，CPP达到48纳米和45纳米，但仅限于单个器件。三星通过采用新型干法刻蚀工艺，成功隔离了堆叠式pFET和nFET的源极和漏极，将器件良率提高了80%。三星同样采用背面供电技术，但在每个成对器件中只使用一个纳米片。
在IEDM 2024上，IBM研究院和三星联合展示了一种名为“单片堆叠式场效应晶体管”的器件，采用阶梯式沟道设计，以降低堆叠高度。
研究机构imec认为，CFET是延续摩尔定律的必经之路。在CFET时代到来前，业界将经历三代纳米片架构，并面临CMOS元件尺寸缩小停滞的问题。这将迫使设计人员采用芯粒等变通方案。imec预计，到2032年，工艺节点缩小的速度将放缓，而CFET器件架构将在2032年左右超越1纳米节点，为器件的持续微缩开辟道路。
然而，CFET的商业化仍面临障碍。为CFET结构供电、因结构更高而带来的制造工艺挑战，以及由此导致的工艺复杂性和成本增加，都是需要直面的难题。厂商们需要谨慎选择集成方案以降低复杂性，并尽早开展EDA工具开发以应对设计变更。
发布时间
2025年12月12日 09:45
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